大原雄介のエレ・組み込みプレイバック

Aurora遅延に絡むTSMCのオレゴン進出／DRAMで苦悩するHuawei（2/5 ページ）

公開 2020年09月28日 09時01分

更新 2021年03月17日 15時45分

[TechFactory]

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　一方Ponte Vecchioの方はもっと複雑で、そもそもPonte Vecchio自身がBase/Computer/Rambo Cache/X^e Link IOという4種類のタイル（要するにダイ）を、EMIBという同社の2.5Dパッケージ技術を使って1つにまとめたマルチチップ構成である（写真3）。

写真3　一応Rambo Cache Tileは外部Fabは使わない、という予定になっているが、10nm Enhanced SuperFinの動向次第ではこれも怪しいと筆者はみている

　問題は写真3にもあるように、それぞれの製造プロセスが全く違う事だ。一番厳しいのはCompute Tileであり、ここは本来Intelの7nmプロセスで製造される予定だった。ところが7nmが「最低でも1年」遅延することになり、どう考えても間に合わない事が明白になった。

　そこで写真3にもあるように、“Intel Next Gen & External”、つまり外部のファウンダリを利用して当初は製造されることになった。これはTSMCの5nmプロセスと見られている。Base Tileは先日Intelが発表したTiger Lakeと同じ10nm SuperFinプロセスで、これはまあ2021年には十分間に合うと見られている。ただRambo CacheとかSapphire Rapidsを構成するのは、この10nm SuperFinをさらに改良した10nm Enhanced SuperFinと説明されており、これが2021年に間に合うか微妙、というのが現在の観測である。なにせ、大々的に発表会を行った10nm SuperFinを搭載したTiger Lakeこと第11世代Coreプロセッサがまともに出荷されていない状況であり、10nm Enhanced SuperFinに関しても2011年中に量産がスタートできるか怪しい状況になっている。

　このため、Auroraは当初、

TSMC 6nmで製造されたSapphire Rapids
Intel 10nm SuperFinで製造されたBase Tile+TSMC 5nmで製造されたCompute Tile+TSMC 6nmで製造されたRambo Cache Tile+I/O Tileの構成のPonte Vecchio

をベースに構築され、次いで

Intel 10nm Enhanced SuperFinで製造されたSapphire Rapids
Intel 10nm SuperFinで製造されたBase Tile+TSMC 5nmで製造されたCompute Tile+Intel 10nm Enhanced SuperFinで製造されたRambo Cache Tile+I/O Tileの構成のPonte Vecchio

に切り替わり、最終的には

Intel 10nm Enhanced SuperFinで製造されたSapphire Rapids
Intel 10nm SuperFinで製造されたBase Tile+Intel 7nmで製造されたCompute Tile+Intel 10nm Enhanced SuperFinで製造されたRambo Cache Tile+I/O Tileの構成のPonte Vecchio

が供給される、という3段階に分かれる事になりそうだ。ただここまでステップを刻んでも、2021年内の導入は難しく、2022年以降にSlipする模様、というのが冒頭のニュースだったわけだ。

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