大原雄介のエレ・組み込みプレイバック

TSMCは日本で何をしようとしているのか（3/4 ページ）

公開 2021年03月15日 09時01分

[TechFactory]

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　そもそもInFOの“Fan Out”とは何か？といえば、外部への信号端子をダイより広げる事である。このFan Out、その逆のFan Inの意味は、これも福田昭氏の記事が分かりやすいのでこちらを参照されたい。TSMCのInFOでは、ダイにごく薄いInterposerを組み合わせ、これを利用してダイの外まで配線を広げる仕組みである（図4）。

図4　上段、WLCSP（Wafer Level Chip Scale Package）は、Ballをダイのサイズ以上に広げる事はできない。ところがInFOでは薄いInterposer（図では緑色）を組み合わせて、ダイより広い範囲にBallを置くことができる

　それだけでなく、InFOの中にインダクタを集積させることも可能になった（最近はさらに他のアナログ部品もどんどん集積できる様になっている）。これだけだとCoWoSの小型版としか見えない（図4の下段の図はCoWoSのサブセットでしかない）が、ポイントはダイの外側まで配線エリアを広げたということで、ここにTSVを噛ませれば簡単に、かつPoPよりも多数の信号を積層できる様になる。

　図5はDRAMとICを積層した図であるが、これだと構図が分かりにくい。要するに図1のような構図で、ダイを避けた場所にVIAを立てる事で配線数を確保しつつ、必要なら何層にも積み重ねて実装が可能になる。こちらは2016年当たりからモバイル向けSoCに多く採用されている。

図5　実際にInFO-PoPを使った例。チップの周辺はVIAを利用しての接続層がダイそのものを取り囲んでいるのが分かる

　厳密に言うと、InFOには図1と同じ構図のInFO-PoP（図6）と、垂直方向の積層をしない、いわばCoWoSのサブセットとも言うべきInFO-oS（図7）の2種類があるが、基本的な要素技術は同じで、後は垂直方向に積み重ねるか否かが違うだけだ。

図6　TSMCのページに掲載されたInFO-PoPの模式図

図7　同じくTSMCのページに掲載されたInFO-oSの模式図。Chip A/Bに跨る様に薄いSubstrateが配されているのが分かる

　さて、TSMCの第3世代とも言うべき積層技術がSoIC（System on Integrated Chips）である。2019年のSymposium on VLSI Technologyで発表された内容によれば、従来はInterposer+MicroBumpという形で複数のチップを積層していたが、これを新たにSoIC Bondと呼ばれるもので接続する方式である（図8）。このSoIC Bondなるものの詳細は現時点でもまだ語られていないが、キャパシタンスがほぼ0に近く、3D-IC F2F（図8の（c））と比較してBump密度は16倍に、速度は3.7～11.9倍に、通信に要するエネルギー量は0.6～0.05倍になる、としている。

図8　SoIC Bondには、Fan-outとBumpをつなぐSoIC F2B（図中（d））とFan-out同士をつなぐSoIC F2F（図中（e））がある

　このSoICを利用することで、図9のようにさまざまなダイを組み合わせる構成が可能になり、また既存の技術と組み合わせて複雑なシステムを作る事もできる、としている（図10）。ちなみにSoICにはチップレベルでの組み合わせを行うSoIC-CoW（Chip on Wafer）以外に、ウェハレベルで重ね合わせをするSoIC-WoW（Wafer on Wafer）も提案されている。