大原雄介のエレ・組み込みプレイバック

TSMCは日本で何をしようとしているのか（2/4 ページ）

公開 2021年03月15日 09時01分

[TechFactory]

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　このStacked Interconnectは、TSMCの28nmプロセスで製造した複数のFPGAのダイを、同じくTSMCの65nmプロセスで製造したSilicon Interposerに載せ、間をMicro-bump（超小型のBGA）でつなぐという仕組みである。要するに通常のパッケージ基板経由で複数のダイを接続する、いわばSIP的な接続方法だと、多数のピン同士を接続するのには向かないし、配線長も長くなりがちである。そこで65nmプロセスを利用して配線層だけを積層、これを使ってダイ同士の接続はこの配線層だけで賄い、外部に出す信号だけC4 Bump経由でパッケージ側に逃がすという仕組みである（図1）。

図1　当時のXilinxの説明資料より。この図では4つのFPGAのダイ（FPGAスライス）を接続しているが、他にAnalog Blockを接続したりすることもできた

　このStacked InterconnectそのものはXilinxの独自技術（TSMCが協力）という位置付けであるが、これをもっと汎用的に提供できる様にということでTSMCが開発したのがCoWoS（Chip on Wafer on Substrate）である（図2）。

図2　TSMCによるCoWoSの紹介。基本的な構造は図1と同じであることが分かるかと思う

　理屈はXilinxのStacked Interconnectと同様であるが、TSMCならではの工夫も凝らされている。このCoWoSについてはEETimes Japanで福田昭氏の記事（その1、その2）があるので、こちらをお読みいただくのが早い。CoWoSは現在も広範に使われており、Xilinx自身もVirtex-7の次の世代から独自パッケージではなくCoWoSを利用して製品を製造しているし、最近だと富岳に使われている富士通のA64fxでCPUダイとHBM2のダイの接続はCoWoSが利用されている。

　これに続く3D接続技術がInFO（Integrated Fan Out）である。CoWoSは言ってみればHPC向けプロセッサとかGPU、最近だとAIプロセッサといった、比較的大型のダイを利用する製品向けであり、（主に電力供給とか放熱の問題で）ダイ同士を垂直に積層できないような製品には最適の技術であるが、逆にモバイル向けSoCなどの小型の製品にはむしろパッケージサイズの大型化につながることになる（図3）。

図3　CoWoSとInFOの使い分け

　モバイル向けSoCなどはPoP（Package on Package）が以前から使われてきたわけだが、これは単に単体パッケージのチップを複数積層して、間をワイヤボンディングでつないだだけである。ただこれもチップの進化に伴い、ピン数が増えてくると対応しきれないとかBGAパッケージの積層が極めて困難（不可能ではないが）などの問題が出てきていた。これに対応するべく開発されたのがInFOである。

次ページへ InFOの“Fan Out”とは？

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