大原雄介のエレ・組み込みプレイバック

SonicBOOM／SiemensがUltraSoC買収／Intel去るJim Keller氏の次は？（1/3 ページ）

エレクトロニクス／組み込み業界の動向をウオッチする連載。今回は、2020年6月の業界動向の振り返りとして、SonicBOOMの話題とSiemensがUltraSoCを買収した件、そしてIntelを離職したJim Keller氏がどこに転職するのか、といった話をお届けする。

公開 2020年07月13日 09時26分

更新 2020年07月13日 18時47分

著者

大原雄介

[TechFactory]

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　国内では一段落した（とか言いながらまた感染者数が増えていて予断は許さないが）COVID-19だが、日本と台湾を除くとまだ激しい事になっており、それもあって相変わらずいろいろ支障が出ており、新しい話もやや減り気味である。そんな訳で今月もアラカルトでいくつかお届けする。

SonicBOOM

　6月というよりもぎりぎり5月の話なのであるが、2020年5月29日にCARRV（Computer Architecture Research with RISC-V） 2020がオンラインで開催された。これはRISC-Vをターゲットとした4度目のワークショップで、RISC-Vに関係したものであれば割と何でも出すことができる。そのCARRV 2020にUC Berkeleyから発表されたのがSonicBOOMである。もともとBerkeleyではBOOMというOut-of-OrderのRISC-Vコア: The 3rd Generation Berkeley Out-of-Order Machineである。そのSonicBOOMの内部構造を簡単にまとめたのがこちらだ（図1）。

図1　SonicBOOMの内部構造

　これを見て「アレ？」と思われる読者の方もおられよう。何で「アレ？」かというと、IntelのHaswell世代のCoreプロセッサと非常ににた内部構造だからだ。図2がそのHaswellの内部構造である。

図2　Haswellの内部構造

　こちらはある程度省いた図になっているが、

どちらも4命令のOut-of-orderで、パイプラインは12段
命令キャッシュはどちらも32KB
命令デコードはどちらも4命令/cycle。SonicBoomはFetchが16Bytes/cycle、Haswellは32Bytes/cycleだが、これはx86命令が可変長で、16Bytesだと4命令が収まらない可能性が高いため
フロントエンドからは4命令/cycleで供給される
Dispatch Portはどちらも8。ALU×4も同じ。HaswellではAVX2命令（256bit長）のロードストアに対応すべく、Load×2、Store×3という猛烈な構成になっているが、そこまでの必要がないSonicBoomはAGU×2と抑えて、その分FPUを別ポートに割り当てているのがちょっと異なる程度

であって、ついにRISC-VでもHaswellに近い処理性能を持つプロセッサが出現するようになったということだ。

　もちろん、これはワークショップ向けの発表であって、現在はFPGAを利用したシミュレータAの上での動作に留まっており、今はまだLinuxも動かない（RISC-V Linuxのバグに引っかかってハングアップする：現在パッチを開発中）とか、まだ性能はIvy Bridgeに及ばない（CoreMarkの結果で言えば、Ivy Bridgeが8.5 CoreMark/MHzなのに対し、SonicBoomは6.2 CoreMark/MHzに留まる）など、まだ製品レベルのシリコンに利用できる段階ではない。

　ただ、冷静に考えるとIntelのような大企業が数百人のエンジニアを集め、数年かけて熟成を図ってきたCPUに近い構成のものを、大学の研究室レベルで作れる時代が来た（BOOMの場合、Main Developerは僅か3人である）ということでもある。もっともこの発表を行ったJerry Zhao氏UC Berkeleyで現在博士課程の履修中であるが、指導教官はRISC-Vの創始者であるKrste Asanovic教授だそうで、そのあたりは多少割り引いて考えるべきなのかもしれないが、いずれにせよRISC-Vのムーブメントは「CPUとは大人数で長期間かけて作るもの」という既成概念をいずれは打ち壊してくれるかもしれない。

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