大原雄介のエレ・組み込みプレイバック

新FPGAに見えるIntelの焦燥（1/3 ページ）

エレクトロニクス／組み込み業界の動向をウオッチする連載。今回は、2019年9月の業界動向の振り返りとして、新FPGAシリーズにUPIサポートを追加したことから見えてくるIntelの“サーバロードマップの苦境”を考察する。

公開 2019年10月08日 09時00分

著者

大原雄介

[TechFactory]

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　2019年9月のお題であるが、一見地味なニュースをご紹介したい。2019年9月19日（米国時間）、米Intel CorporationはStratix 10 FPGAの新製品として、Stratix 10 DXを発表した。

　最初に概略を書いておけば、この製品は既存のStratix 10に、強化したホスト（＝Xeon）とのコネクティビティを搭載したモデルとなっている。具体的に言えば、PCI Express Gen4、およびUPI（Ultra Path Interconnect）のサポートを新たに追加しており、Intelは明示的にそれを説明していないが、既存のStratix 10シリーズと、今後登場するAgilex FPGAの橋渡し役になっている。ただもっと明示的にはそれを説明していないが、UPIのサポートを追加した事はIntelの現状のサーバロードマップの苦境を端的に物語っているように思える。このあたりをもう少し掘り下げてご紹介したい。

　話は飛ぶが、昨今のHPC（High Performance Computing）のマーケットにおいては、ヘテロジニアスコンピューティングが当たり前のようになっている。要するにCPUだけというサーバシステムはほとんど見かけず（もちろん京コンピュータとかポスト京のように、CPUだけで構築している例もない訳ではない）、大体のケースではCPU＋GPUとかCPU＋アクセラレータ（この最右翼が、Intelが後継製品の開発を中断したXeon Phiであった）といったようにCPU＋○○の組み合わせシステムになっている。昨今だと5Gの基地局側のシステムとか、あるいはAI向けのシステムなども、やはりCPU＋アクセラレータ（こちらは主にFPGAが利用される）の構成を取る事が多い。

　問題はCPUとGPUなりアクセラレータなりとの接続で、現状ではここに広くPCI Expressが使われている事だ。ところがPCI Expressは基本的にI/Oバスであるので、

ホストからアクセラレータのメモリはアクセスできない
アクセラレータからホストへのメモリは、部分的はアクセス可能。ただしホスト側でそのメモリ領域を書き換えられても、アクセラレータ側はそれを知る方法はない
アクセラレータとホストの間の同期は、基本的にはインタラプト（割り込み）ベース

という制限が付く。大体のI/Oはこれで十分なのであるが、HPC向けでよくあるシナリオとして「ある処理を一部アクセラレータにオフロードし、その結果をもう一度ホストに集めて次の処理に移る」といったケースの場合、

アクセラレータ側で処理を行うにあたり、ホスト側で作業行っているメモリ領域から、アクセラレータがアクセスできるメモリ領域に必要なデータのコピーが必要。また処理結果は再びメモリコピーでホスト側の作業領域にコピーし直す必要がある。つまり煩雑にメモリ間コピーが必要になる
同期のためにインタラプトを利用すると、レイテンシが非常に大きくなる。また煩雑に同期を取ると、そこで必要となるCPUパワーも馬鹿にならない。ましてや、1台のホストに複数枚のアクセラレータを装着している構成では、インタラプトのオーバーヘッドが大きくなり過ぎる

という問題がある。これはPCI Expressを利用する限りどうしようもない話である。

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