TSMC、Samsung、Intelが明らかにした次世代半導体プロセスの展望：大原雄介のエレ・組み込みプレイバック（1/3 ページ）

エレクトロニクス／組み込み業界の動向をウオッチする連載。今回はTSMC、Samsung、Intelが2023年6月に発表したファウンドリー関連の話題を紹介する。

[大原雄介，TechFactory]

　2023年6月はTSMCやSamsungがTechnology Forumを開催し、またIntelも投資家向けセミナーの中で、Internal Foundry Modelのアップデートを行ったことを発表した。ということでこれらの話題をまとめてご紹介したい。

TSMC――2nmウェハが$25000

　2023年6月17日にTSMCは2023 North American Technology Symposiumを開催したが、ここで同社の2nm世代プロセスであるN2についての説明が行われた。N2は同社としては初になるGAA（Gate All-Around）プロセスで、構造的にはSamsungのMBCFETとかIntelのRibbonFETと同じように、ナノシートを積み重ねる形になる。このN2に関して今回、

• 同じ消費電力ならN3比で10〜15％の動作周波数向上
• 同じ動作周波数ならN3比で25〜30％の消費電力削減

が達成できる、と発表された。ちなみにトランジスタ密度に関しては今回は言及が無かったが、昨年のSymposiumでは15％以上の向上と説明している。理屈から言えばFinFETが横方向にFinを並べる形で駆動電力の増強を図るのに対し、GAAではFin（というかシート）を縦方向に積み重ねる形になる。なので、1 Fin/1シートの場合だと大差ないが、Fin/シートの数を増やすほど原理的には有利になる。ただ今やトランジスタ密度はトランジスタの面積だけで決まる訳ではなく、むしろ配線層の側がどれだけ配線間隔を詰められるかの方がむしろ支配的である。なのでもしN3と配線層が同じ構造であれば、トランジスタ密度の大規模な向上は難しい事になる。