大原雄介のエレ・組み込みプレイバック

ウルトラ高性能な「Apple M1 Ultra」の謎（3/4 ページ）

公開 2022年04月07日 09時01分

[TechFactory]

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　さて、CoWoSなどのインターポーザの問題は何か？というとスケーラビリティである。山川晶之氏も指摘しておられたが、3チップ以上のM1 Maxをどうつなげるんだ？という話がある。実はパッケージサイズを度外視すれば、チップを90度回転させてつなぐM1 Hyper（仮）みたいな離れ業は不可能ではない（図5）。まあこれでもメモリ容量の問題は解決しないし、この構造そのものを別に筆者が信じているわけではない。

　ということで本題。Appleは2020年に“High Bandwidth die to die interconnect with area reduction”という特許、それと2022年には“Wafer Reconstitution and die-stitching”を取得している。今回、M1 Ultraにはこの後者の特許が使われているのではないか？という気がしている。

　この特許はどんなものか？というのがこちら（Photo04）。左が従来のインターポーザを使ったマルチチップの実装例、右がAppleの特許による実装例である。

Photo04　こちらは特許文章より抜粋。右側はインターポーザの接続にあたる部分が無い事が分かる

　Fig 1とFig 3は、単に2つのチップの直近だけをつなげる方法、Fig 2と4はチップの上にビルドアップ配線層を積層する例である。さて、Appleの特許文書によれば、インターポーザ方式の欠点として

インターポーザの実装中は微粒子が混在すると接続問題が出やすいので、インターポーザの接続時には厳格な環境制御を維持する必要があり、コストが高くつく
インターポーザを別途必要とするため、コストが上がる
高さを合わせるための酸化物ギャップ充填剤（図中の130番）とシリコンの熱膨張率が異なるため、温度が上がると変形しやすい。また酸化物ギャップの形成には時間がかかるため、これもコスト増につながる

といった項目が挙げられている。

　ではAppleはどんな構造を導入したか？という話だ。特許文章の中ではいくつかのパターンが示されているが、一番簡単なもの（Photo05）の場合、

複数のチップをキャリー用ウェハ上に並べる（Fig.9A）
ギャップフィル材料130を充填するなどして、高さをそろえる（Fig.9B）。場合によっては、高さの高い方のダイを削ることもここではあり得るとしている（CMP研磨を行う、とする）
ひっくり返す（Fig.9C）
キャリー用ウェハを削った上で、配線層を構築する（Fig.9D）
完成（Fig.9E）

という仕組みだ。