大原雄介のエレ・組み込みプレイバック

ウルトラ高性能な「Apple M1 Ultra」の謎（2/4 ページ）

公開 2022年04月07日 09時01分

[TechFactory]

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　ところが信号速度の高速化やダイ内部の広帯域化などに伴い、もっと多数のピンを出して複数のダイを密結合的に使いたい、というニーズが出てきた。これにあわせて、パッケージとダイの間に微細配線を行えるインターポーザ（ダイと同じ作り方をするのでシリコンインターポーザと呼ぶ）と呼ばれる中間層を追加。ダイとインターポーザはMicroBumpと呼ばれる微細なBallを使う事で、配線密度を10倍以上に引き上げた（図3）。Half Line Pitch、つまり（Ballの直径+配線幅+配線間隔）×0.5の数値の変遷がこちら（Photo01）。この数値は一つの指標で小さいほど配線本数を増やせるが、通常の図2だと1mm当たり50本程度が限界なのに対し、シリコンインターポーザを使うと500本程度が見込める計算になる。

Photo01　昨年のHotChipsの“Advanced Packaging Technologies for Heterogeneous Integration”というTutorial Sessionの資料より

　このシリコンインターポーザを三次元的に拡張したのがTSMCのInFO、あるいはIntelのFoverosで、複数のインターポーザの間にTSV（シリコン貫通電極）を挟む形で立体構造にしたものである（図4）。

　これをさらに進めたのが、直接ダイの中にTSVを埋め込み、これを利用して複数のダイを直接積層するという技術である。TSMCのSoIC、あるいはIntelのFoveros Directがこれに相当する技術だ。Foveros Directはまだ「将来の技術」であって現在はまだ利用できないが、SoICの方はAMDの3D V-Cache搭載のMilan-X、それとGraphcoreのBOW IPUでそれぞれ実用化されており、Milan-Xの方は既に出荷も始まっている。

　さて、話をM1 Ultraに移す。Appleの公開した写真の赤枠部分は、確かに2つのM1 MAXのダイを接続するI/Fに見えなくもない。

Photo02　赤・黄枠は筆者追加。黄枠は後述

　この構造だと、恐らくはTSMCのCoWoSを使っての実装になりそうに「見える」。ちなみにCoWoSだとすると、ベースとなるのはCoWoS-Sであろうが、Photo01で示すようにM1 Maxは縦に長い。CoWoSも通常のダイと同じく、露光を使って配線層を構築する関係で、Reticle Limit（露光できる寸法の限界）がある。これがおおむね850平方mm前後で、M1 Maxに実装するには多分足りない程度（面積的にはギリギリOKだが、縦に長すぎる）。CoWoSは最大で1700平方mm程度までカバーするが、これは2倍のサイズで露光する方式なので、配線密度がその分減ってしまう。現実的には、AMDがRadeon Instinct MI250で実装したElevated Fanout Bridge 2.5D（Photo03）に近い仕組みが必要だろう（ちなみにIntelのEMIBがまさにこれであるが、EMIBはパッケージ表面にインターポーザの分の凹みを作り、ここにインターポーザを埋め込む）。