Cadense Design Modus Test Solution

テスト時間を3分の1に短縮できるSoC設計テストツール

ケイデンスはSoC設計テストツール「Modus Test Solution」を発表。SoC設計のテスト時間を大幅に短縮できるという。

公開 2016年02月10日 14時13分

更新 2018年07月09日 14時01分

著者

提供：MONOist編集部

[TechFactory]

印刷する連載新着通知を受け取る Googleで優先するソースとして追加

　Cadense Design Systemsは2016年2月2日（米国時間）、SoC（System on Chip）設計のテスト時間を「最短で3分の1に短縮可能」（同社）なテストツール「Modus Test Solution」を発表した。

◎「組み込みソフトウェア品質」関連記事～事例、ツール、ソリューション、課題～など

&raquo ソフトウェア品質は規則やテストではなく「ヒト」が作る

&raquo ソフトウェア品質向上のキモは「行動」にあり

&raquo 間違いだらけの組み込み系品質管理、面倒な品質管理を楽しむコツ

&raquo PMBOK準拠の組み込みソフト品質管理プラットフォーム

&raquo 上流工程の品質活動でソフトウェアの品質は向上するのか

⇒ 新着記事をチェックする

「Modus Test Solution」

　新ツールは「2D Elastic Compression」と呼ぶアーキテクチャの導入により、デザインサイズや配線に影響を与えずに400倍を超える圧縮率を実現しており、加えて、ATPG（automatic test pattern generation）の実行中に複数スキャンサイクルをまたいだケアビット制御が可能であることから、高圧縮であっても高い故障検出率を維持している。

　またIPコア内蔵メモリのセルフテスト（PMBIST）実行時にシェアードテストアクセスバスを挿入可能であり、FinFET SRAMや自動車の安全性アプリケーションなどのテストアルゴリズムも挿入できる。DFTロジックやGenusなどで共有される新しく統合されたTCLスクリプト記述およびデバッグ環境を用いるATPG機能も用意されている。

印刷する