ウルトラ高性能な「Apple M1 Ultra」の謎：大原雄介のエレ・組み込みプレイバック（4/4 ページ）

エレクトロニクス／組み込み業界の動向をウオッチする連載。今回は、2022年3月8日に開催されたAppleのイベントで発表された「Apple M1 Ultra」にフォーカスする。

[大原雄介，TechFactory]

　なんでこの方式を使ったと筆者が考えているか？ というと、Photo02の赤枠部は多分これインターポーザ用ではない、と考えられるからだ。要するに大きすぎるのである。そもそもインターポーザを使う場合、信号の電圧はかなり低く抑えられるのがメリットである。とはいっても例えばTSVほどには下げられないのだが、送受信を行うPHY（物理層）はかなり小さい。TSMCのCoWoSを使う製品は現在非常に多いが、そのCoWoS用のPHYにこんなに面積を割いている製品は他に見たことがない。単に幅広いだけではなく、縦方向にも長いのが特徴的である。なにせ面積で言えば、黄色い枠で囲ったLPDDR5 256bit（32×8）用のPHYよりもデカいのだから、これは相当なものである。インターポーザ方式のメリットの一つは巨大なPHYが必要ない事なので、どう考えてもこれはインターポーザではない。

Photo02　赤枠部は多分これインターポーザ用ではない、と考えられる

　ではこれは何か？ 筆者は、これはCPU接続用の高速Interconnect用のPHYだと考えている。そしてM1 MAXでは恐らくこのInterconnectは使わず、前ページで示した特許の仕組みを使って2つのチップを接続していると考えている。ではこのInterconnectは？ というと4チップ以上の接続用であろう。Intelで言えばUPIとかMDI（Multi-Die Fabric IO）、AMDのInfinity Fabric、NVIDIAのNVLinkなどにあたるものだ。これが図6の様に接続される形になる。LPDDR5の配されているパッケージの下を、相互接続用Interconnectが走る格好だろう。こうしたInterconnect用、と考えればこの謎のエリアの大きさも納得がいく。

　この方式の問題は、メモリ容量である。M1 Ultra1個当たり128GBだから、4つ並べても512GBでしかない。一つの解は、こうした大容量向けにメモリベンダーが頑張って、32GB LPDDR5を投入する（これによりメモリ容量が倍になる）というもの。もう一つは、このInterconnectの先に、メモリコントローラのみ載せた、いわゆるMemory Hub的なものがぶら下がる可能性だ。LPDDR5チップの場合発熱が非常に小さいからスタッキング、つまり複数のメモリチップを積み重ねる事も現実的である。図7は2段スタッキングしたMemory Hubを両側にぶら下げた例だが、この構成ならMemory Hub当たり256GB、システム全体で768GBになる。4段スタッキングならMemory Hub当たり512GB、システム全体で1.25TBほどになる。つまり、方法としてはいろいろやりようがある訳だ。

　実際のところどうなのか？ というのは神のみぞ知るという話だが、一応こうした構造が考えられるという一つの仮説を今回はご紹介した。