HBFは「使える」のか

　問題はこれが可能なのか？という話だが、ISSCC 2025でキオクシアは第9・10世代「BiCS Flash」の概要を紹介しており（「3Dフラッシュメモリ第10世代は332層で密度59％向上、キオクシアら）、2025年7月には第9世代BiCS FLASH搭載の512Gbit TLC NAND Flashの出荷を始めている。この速度が最大4.8Gbit/sとなっているので、これが一つの目安となる。

　HBM4世代の場合、データバス幅は2048bitに拡張される。仮に全chで4.8Gbpsが出るとすると、ピークでは1228.8GB/secの帯域を持つ事になるから、そう悪い数字ではない。ただHBMの定格は8Gbps/pinなので、内部でInterleave構成を取るなどの工夫をしないと難しい。あるいは何かしらキャッシュをI/Fとの間に挟む必要がありそうに思う。とはいえ、まるっきり不可能というわけでもない数字だろう。

　容量の方もなんとかなるだろう。図4のスライドを見ると、通常のHBMが24GB/Stack、HBFの方が512GB/Stackとなっている。16Hiの構成だとすると、HBFの方は32GBという計算になる。もう既にキオクシアは512Gbit、つまり64GBのTLC NANDを出荷しているから、基本的には行けそうである。もっともHBF構造にしようとすると、従来にはないシリコン貫通ビア（TSV）による上下方向の接続部が発生するので、その部分はFlashにできない事を考えると、7月にサンプル出荷したものをそのまま積層して、というわけにはいかない。そもそも現在のTLC NANDとHBMではアクセスのされ方が全く異なる事が考えられるから、まずはそのコントローラー（図1でいうところのLogic Dieの中）の開発を始めないといけない。

図4：なんでこんなにHBMの方は容量が少ないのか？という話だが、これはまだHBFの効果を大きく見せるためだろう。2GB×12Hi、ないしは3GB×8Hiの構成と思われる［クリックで拡大］ 出所：SanDisk

問題は帯域

　そんな訳で全体としては何とかなるというか、不可能な計画ではない事は分かる。速度に関してはちょっと困りものであって、もしInterleaveを行って速度を引き上げようとすると、つまりTSVを利用した縦方向の接続の配線本数を4096bit幅とした上で、それをLogic Dieの中で2048bit幅に置き換える2：1のMUXが必要になり、これが結構な消費電力増の要因になりそうに思える（さすがにFlashのDie、図1で言うならHBF Core Dieの中に2：1のMUXを入れるのは論外だろう）

　ただこうなると、HBMとHBFのダイを混載するのは極めて困難になる。先に「何かしらキャッシュをI/Fとの間に挟む」なんて書いたが、SRAMだと容量密度が低すぎるのであまり効果がないから、普通に考えればDRAMになる。HBFの速度を考えれば、HBMのDieを挟み込むのが一番妥当だろう。ただもしInterleaveを行うなら、縦方向の配線が異なる事になるので、HBMとHFBを混載させてStackさせるのは無理である。ではHBFのInterleaveは諦め（つまりFlashのRaw Speedは最大4.8Gbps程度で妥協し）、その代わりHFBを15個程度にして、一番下にHBMというかSRAMのダイを挟めば？というと、これも難しい。というのはTSVを通る信号は最大でも4.8Gbpsになるから、SRAMのダイの速度もこれに律速されてしまうことになる。結局、

• 内部4096bit/4.8GbpsのInterleave構成にして、外向けには2048bit/8Gbpsとする
• 内部2048bit/4.8Gbpsの構成で、外向けも2048bit/4.8Gbpsとする

のどちらかしかない。可能性としては後者の方が高い気がする。というのは、HBFは「HBMに匹敵する」帯域を提供するとは書いているが、「HBMと同等の」帯域とはどこにも書いていないためだ。実際、こうしたパラメータを外部からネットワークで読み込む場合に比べれば、HBM4の半分の速度でも十分高速と見なしてよい。ここで無理に倍速にするメリットは薄い、と判断しても不思議ではないからだ。