どのようにCPOを実現するのか

　では実際にはどんな具合にCPOを実現するのか。これに関して、ことし（2024年）のHotChipsでIntelが提案したのが図1だ。OpticsをCompute Dieの外に出す以上、Compute DieからOpticsまでの間は電気信号にせざるを得ない。そこはUCIeなり独自のInterfaceを使うとして、その電気信号のI/Fを載せるダイ（TSMCはこれをEIC:Electric ICと称する）と、その上で電気信号を光信号と相互変換して送受信するダイ（TSMCではOCI:Optical IC）を積層して一つのChipletとし、Compute Dieの横に置くという実装方法を発表した。

図1：これはIntelの例なので、恐らくEICとPICはFoverosで接続する事を想定しているのだと思われる［クリックで拡大］ 出所：Intel

　何でChipletか？ というと、IntelはこれをXPU（CPUだったりGPUだったりNPUだったり）同士の接続に使う事を想定しているためで、実際に発表では2つのCPUの間を4TbpsでOpticalで接続する、というサンプルシステムを紹介した（図2）。利用する光信号は4Gbpsの比較的穏当な速度だが、8波長をWDM（Wavelength Division Multiplexing:波長分割多重）で重ねることでOptical Fiber1本あたり4×8＝32Gbps、これを64レーン（つまり双方向で合計128本）束ねる事で32×64＝2048Gbpsとなる計算だ。そもそもの光信号が何で4Gbpsとかなり低めに抑えられているのかは説明がなかったが（もう最近の半導体レーザーの送信出力は100Gbpsに達している）、UCIeを経由している関係でここがボトルネックになりそうなのと、ファイバーが64レーンで固定なので、帯域から逆算してというあたりではないかと思う。加えて言えば、半導体レーザーの出力をあげると発熱も当然大きくなる。速度を抑えて数を増やした方がトータルでの消費電力が少ないという判断が行われたのかもしれない。一応Intelのロードマップとしては、今後は16波長のWDM、UCIeの速度の高速化（32G→64G→128G）、Opticalの高速化（112G／224G）などを検討している（図3）とされ、技術的にはまだ高速化は可能な余地がある。ただこれはモジュール間接続であり、チップレット間接続用とは言い難いのだが。

図2：双方向の合計で4Tbpsなので、片方向だと2Tbps、256GB/secということになる［クリックで拡大］ 出所：Intel

図3：これが全部実現できれば、2033年頃には64Tbps（8TB/sec）のXPU間接続が実現できる計算になるが、さて……［クリックで拡大］ 出所：Intel