では信号を高速化するか？というとこちらも限界がある。これは配線長にも関わってくる話で、例えばチップレット間の接続で使われる、つまり数ミリメートルから1～2cmのオーダーであれば、50Gbps（ギガビット/秒）程度は比較的容易だ。ところがメモリの接続（数センチオーダー）だと、特にSingle Endedでも20Gbpsが上限で、エラー補正を挟んでも30Gbpsには届かない程度。Differentialにすると32Gbpsあたりが視野に入る。I/Oバス（PCIeカードとか）などもっと長距離の、数十センチオーダーの物だとDifferentialで64Gbpsあたりまで。最近だとThunderbolt 3がPAM3変調で何とか120Gbpsを狙う（つまり信号速度そのものは80GT/sec）という感じで、おおむね100GT/secを超えるのは難しいとされる。さらに長いNetwork接続では数メートル（サーバラック内の接続）で100Gbpsを通すという規格もあるが、こちらは猛烈なエラー訂正を併用して何とか実現できているレベルである。

　この電気信号の速度の頭打ちという話は以前からあり、そこでより高速化が可能な光信号を使ってInterconnectを構築しようというアイデアはずっと存在した。ただ、これまでは光信号の回路をチップに実装するのが到底不可能なほど大きいため、チップからまず電気信号の形で外にI/Fを出し、その先に電気信号と光信号のコンバーターを置いて光信号を出すという実装にならざるを得ず、これが結構なサイズになるためになかなか実用化が難しかった。あと、電気と光の変換のLatencyや消費電力が、ばかにならなかったという問題もある。

Optical周りを小型化してチップレット的に搭載する

　ただここ数年は技術の進歩で、このあたりに幾許かの目安が付いてきた。CPOというとSilicon Optics、つまりOptical周りを全てCompute DieのSiliconに統合するというのが長期的というか現状ではまだ見果てぬ夢に近いのだが、そこまでは望まなくとも取りあえずCompute Dieとは分離する形でOptical周りを小型化し、チップレット的に搭載しようというものだ。なぜ分離するか？ といえば、現在Silicon Photonicsのインプリメントを行っているプロセスは、CMOSベースと言いつつもプロセスノードは90～40nm程度（メーカーによって異なる）で、FinFETですらないプレーナータイプであり、一方Compute Dieは最低でも7nm世代、実質的には5nm～3nmのFinFETプロセスで、この先は2nmのGAAプロセスに移行しようとかいう話になってる訳で、ここにSilicon Photonicsをぶち込むのは

• 現在のSilicon Photonicsの構成部品はプロセス微細化の影響をほとんど受けない：つまりCMOSのプロセスノードに関係なく一定の大きさになる。なので、同じダイサイズだと製造コストが急騰する先端ノードを使うのはコスト面で不利である
• 先端プロセスでは高速化のため電圧を下げる方向に進んでいるが、Silicon Opticsでは（相対的に）高電圧を使うので相性が良くない

という理由があるからだ。現状では一つのダイに無理やり結合するよりも、複数のダイに分離した方が現実的という判断が行われたわけだ。