大原雄介のエレ・組み込みプレイバック
失敗できないEUV採用Intel 4、Intelが採った手堅い方法とは(1/4 ページ)
エレクトロニクス/組み込み業界の動向をウオッチする連載。今回は、アイルランドのFab34で量産が始まったEUV採用のIntel 4について紹介する。
9月はHuaweiがSMICで7nmプロセスを利用したSoCを開発したということでいろいろ話題になったが、この話は既に幾つか(その1、その2、その3)記事になっており、特に付け加える事もない。別にEUVを使わなくても7nmなり5nmなりのチップは製造できる(事実IntelはSAQPで7nm世代を製造しているし、TSMCも最初の7nmはEUV不使用である)事を考えれば時間と手間の問題でしかない。まあコスト的に見合うのか、という疑問は残るのだが。
もう一つの大きなニュースはIntelのIFS(Intel Foundry Services)に関わる話だ。9月29日、IntelはアイルランドにあるFab34でIntel 4の量産がスタートした事を発表した。ついでに言えばPat Gelsinger CEOを始めとしたExecutiveによる盛大なオープニングセレモニーも開催された。
Intel 4はIntelにとって初めてのEUVを利用したプロセスである。つまりIntel 4を順調に立ち上げられるか否かは、これに続くIntel 3/20A/18Aプロセスの動向を占うものになる。そしてGelsinger CEOはIDM 2.0という標語を打ち立て、これに向けて膨大な投資を行っている。この膨大な投資を正当なものとして投資家に納得させられるか否か、その最初の試金石となるのがIntel 4の立ち上げである。これにつまづいたら、続くプロセスが正常に立ち上げられるとは思えないわけで、なのでIntelは絶対にIntel 4の立ち上げを成功させなければならない。
このため、Intelはものすごく手堅い方法論を選択した。要するに「EUVの利用を最小限にする」事だ。Intel 4のProcess Geometoryそのものは2022年のVLSI Symposiumで発表されている。トランジスタ層は、CPP(Contact Poly Pitch)を50nmに、Fin PitchとM0 Pitchを30nmに縮小、さらに第2世代のDiffusion breakの採用などもあり、同じ構造のLibraryだと面積を半分ほどに減らせるとしている(図1)。また配線層も、Intel 7は最小でも36nm(M1)だったのが30nmになるとともに、M0~M4はeCu(銅配線の外側をコバルトのライナーで包み、その外をタングステンのバリアーで囲むことで、エレクトロマイグレーションの影響を減らしながら配線抵抗を削減した)を採用するなどいろいろ改良が施されている(図2)。
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大原雄介のエレ・組み込みプレイバック
これを読めばここ1カ月のエレクトロニクス/組み込み業界の動きが分かる連載。注目すべき市場動向と注目すべき製品を取り上げます。
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