大原雄介のエレ・組み込みプレイバック

Samsungが3nm世代で採用した「GAA」とは（3/5 ページ）

公開 2022年07月15日 09時01分

[TechFactory]

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　さてちょっとIntelやTSMCに話を移す前に、GAAの特徴というかメリットを、Samsungの発表を基にご紹介したい。リーク電流を大幅に減らせる＝性能/消費電力比を引き上げられるのがGAAのメリットの一つ、というのは上で説明した通りだが、SamsungによればFinFETの場合、Finの数を増やしてもスイッチング速度が上がりにくくなる（Photo06）のがその理由とされる。Finを3本にすると寄生容量が2.2倍になり、結果スイッチング速度は3 Finで事実上頭打ちであり、4 Finにしても消費電力が増えるだけでスイッチング速度はほぼ変わらない。

Photo06　性能が頭打ちになる理由は、Finの数が増えると寄生容量も増えるため、これに起因するRC回路が速度を律速する事になるためである

　対してGAAの場合Finを積み重ねる形になるので、もちろんチャネルの分は寄生容量が増えるのは間違いないが、それでもその上がり方は（土台でシリコンとつながっていない分）厳密であり、4本積み重ねても寄生容量は1.6倍に過ぎず、これによりスイッチング速度を1.7倍に引き上げられる、とする（Photo07）。またチャネル自体の抵抗値もFinFETに比べて少ないとされ、これも省電力化とスイッチング速度向上の両方に役立つ話である。

Photo07　横軸はNanosheetの枚数となる

　加えるなら、GAAはエリアサイズ削減にも効果的である。Photo09はPlanar/FinFET/GAAの3種類のトランジスタを3次元的に表現したものだが、Planar型やFinFETで駆動電流を増やしたい場合、トランジスタ大型化したり複数並べる（Planar）か、Finの数を増やす（FinFET）形で対応する。これに対してGAAでは、チャネルにあたるナノシートを縦に積み重ねる形になる。なので、チャネル数を増やしても底面積は変わらない。これは要するに回路の高密度化が可能という事であり、仮に配線などのサイズを一切変えなくてもFinFET→GAAでより多くのトランジスタを活用できる（もしくは、同じ回路ならよりダイサイズを小型化できる）事になる。

Photo08　これはチャネルの材質にも依存するところである

Photo09　ちょっと説明を省いたが、図1のGAAでは円柱状で説明したチャネル、実際には薄いナノシートを重ねる形で実装される

　ちなみにSamsungは既にパフォーマンス（Photo10）および歩留まり（Photo11）を既に量産可能なレベルまで達成しているとしており、昨年10月の発表の時点ではかなり完成度が高まっていた訳だ。

Photo10　性能指標。実線が計画、点線が実際に製造したシリコンでの性能となる

Photo11　4LPEでの実績と、3GAEでの計画および実際の結果をプロットしたもの。2021年Q2～Q3で急激に歩留まりを改善しており、ほぼ4LPEと遜色ない数字になっている、とする。問題はその4LPEが、言うほど歩留まりが高くない事だろうか？

　その意味で、6月30日の発表は満を持してのものだったと言える。同社の5nmプロセス（おそらくは5LPPではなく、5nm世代の基準である5LPEとの比較だろう）と比較して消費電力を45％削減、動作周波数を23％向上させ、それでいてエリアサイズは16％削減したとされる。5nm→3nmと大きく数字がジャンプした割にエリアサイズ削減の効果があまりないのは、配線層などは5LPEとか4LPPなどからほとんど違いがなく、トランジスタの変更が主だったためと思われる。これに続き2023年に導入される3GAPでは、同じく5nm世代と比較して消費電力50％減、動作周波数30％向上とエリアサイズ削減35％が謳われている。この3GAPでは、3GAEと比較して配線層などの微細化が進んだ結果ということになるだろう。

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