大原雄介のエレ・組み込みプレイバック

SRAM 3D Stackingという大きなトレンド（1/3 ページ）

エレクトロニクス／組み込み業界の動向をウオッチする連載。今回は、大きなトレンドになりつつあるSRAMの3D Stacking（3D実装）についてお届けする。

公開 2021年07月14日 09時00分

著者

大原雄介

[TechFactory]

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　先月（2021年6月）はいろいろと話題があったのだが、その中でSRAM 3D Stackingの話をご紹介したい。

　もともと、LSIを3D Stackingするというアイデアは、それこそ2000年代前半からあった。ただ2010年代に入ってプロセス微細化の速度が落ちてくる中で、将来のプロセスオプションの一つとして3D Stackingが真剣に検討されるようになってきた。

　この3D Stackingは複数の分野で検討が始まっていた。一番重要度が高かったのがFlash Memoryで、容量増加の割合が平均で年率40～50％という高い伸びを示しており、ところがプロセス微細化が頭打ち（電荷保存部の物理的な容積が限界）に近く、また多値化も寿命や性能とバーターといった制約があり、平面型の実装のままではニーズに応えられないでいた。それもあって2012年にSamsungが32層NAND Flashを発表するとすぐに各社これに追従。今ではメインストリーム向けは3D積層NANDがほぼ常識というところまできている。

　これに続いたのがDRAMである。NAND Flashに比べればまだそこまで要求が激しくないとはいえ、こちらも年率20～30％という高い伸び率で容量増加のニーズが生まれていた。特にエンタープライズ向けでこの傾向が顕著であり、そこでJEDECではサーバ向けにDDR4 3DS（3D Stacking）という規格を2011年に標準化する。これは最大8枚のDDR4チップを積み重ね、間をTSV（Through Silicon Via:シリコン貫通電極）を使って接続するという技術であり、Samsungが2016年に20nm世代のプロセスを利用した製品を初出荷している。

　一番遅れていたのがSoCである。もともとJEDECではWide I/Oと呼ばれる広帯域I/Oを2011年に標準化、2014年には後継のWide I/O 2の標準化も行われたが、これを利用した最終製品はついに一つも登場することがなかった。Wide I/OとWide I/O 2は、どちらもチャネル当たり128bit幅のバスで、一つのDRAMチップ当たり4チャネル（＝512bit幅）で接続するという方式。最初のターゲットはDRAMの接続で、SoCの上にDRAMチップを置き、SoCとはTSVで接続するというものだった。ところが実際には熱とコストの問題が実用化を阻んだ。熱は要するに、高熱になるSoCの真上にDRAMを積層した場合、その熱でDRAMの動作が不安定になるという問題で、必然的にSoCの側は低発熱のSoCに限られることになった。もっと問題が多かったのがコストで、SoCの側にTSVを積層するコスト、DRAMにTSVを積層するコスト、さらにこの2つを正確に張り合わせるコストを合計すると、当時の技術ではSoC+DRAMのコストの3倍以上が掛かるという推定になり、あまりに高コストすぎるということで結局お蔵入りすることになった（その代わりにLPDDRx系のメモリを、SoCの上にPoP:Package on Packageの形で実装するのが一般的となった）。

　DRAM積層は、むしろSilicon Interposerを介した2.5Dという形で、しかもハイパフォーマンスSoC向けに先に登場した。要するにHBM（High Bandwidth Memory）である。もともとSilicon InterposerそのものはXilinxが複数のFPGAダイを接続するのに利用した技術で、当初は独自（TSMCと共同開発）のものだったが、これをTSMCが一般化してCoWoS（Chip on Wafer on Substrate）として提供しはじめた。このCoWoSはHBMの接続にも便利、ということでまずAMDがGPUの接続に使い始め、次いでGPUやCPUなどに大量にHBMやその後継のHBM2が搭載されるようになった。このSilicon Interposerの場合、熱に弱いHBM（DRAMをTSVで最大8枚積層したもの）は高発熱のSoCの脇に配される格好になるので、相対的に熱の問題が緩和される、というのもメリットの一つとして挙げられるだろう。またHBMそのものはTSVを使って積層されるが、SoCとHBMはSilicon Interposer経由になるので、相対的に実装コストが安いというのも普及の一因であった。このSilicon InterposerはTSMCだけでなく、IntelはEMIBという名前で、UMCは特に名称は設けていないが2.5D Interposer with TSVとしてそれぞれ提供を行っている。

　ただCoWoSを始めとするSilicon Interposerは、パッケージサイズはどうしても大型になりやすく、なのでスマートフォン向けSoCなどには無縁の技術であり、ここは引き続き従来のリード配線を使ったPoPが用いられてきたが、信号の高速化とかピン数の増加に向けて、Silicon Interposerそのものを複数階建てとし、間をTSVでつなぐという技術が開発された。先鞭をつけたのはまたしてもTSMCで、これをInFO（Integrated Fan-Out）として発表した。このInFOをCoWoSと組み合わせるとか、あるいはInFOも幾つかバリエーション展開するなどの合わせ技が開発されており、スマートフォン向けのSoCで使われ始めている。Intelも後追いでFoverosという名前で同種の技術を発表。まずLakefieldというモバイル向けプロセッサで採用している。SamsungはFOPLP-PoPという名称でこれを提供している。

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