さて今回の話題となるSRAM Stackingはこの次にあたる技術だ。WideI/Oで諦めた、「SoCとMemoryを直接接続し、TSVでつなぐ」を実現した形である。そもそも「何故SRAMを積層したいか」と言えば、性能に直接効いてくるからという話である。昨今だと特にAI向けでは数千コアのプロセッサを集積したものすら珍しくないが、その数千コアがフルに動くと膨大なメモリアクセスが発生し、こちらがボトルネックになりかねない。それを避けるために、最近はSRAMをオンチップで搭載するケースが多いが、これはダイサイズの肥大化につながる事になる。ここでSRAMを3D スタッキングの形で接続できれば、ダイサイズを抑えつつSRAM容量を大幅に増やせることになる。

　通常のプロセッサでも効果的だ。図1は2020年にArmが出した“Stack up your chips: Betting on 3D integration to augment Moores Law scaling”という論文である。

図1:もっとも実際問題としては、L1/L2を別のダイにしてStackするというよりは、L1/L2を大容量化することでエリアサイズが増えるので、例えば4+4コアだったダイを2+2コアのダイ×2としてこれをStackするという実装になるかと思う

　これはCortex-Aベースのbig.LITTLE構成のSoCをベースに

• L1とL2の容量を2倍にした
• L1とL2の容量を4倍にした
• L1/L2の容量は変わらないが、L2を高速化して2cycleでアクセス可能にした

という3つのケースでどれだけIPCが向上するか、をシミュレーションしたものである。御覧の通り、L2を高速化しても性能向上は2％かそこらだが、L1/L2の大容量化は3～14％ほどの高速化につながる。それも2倍より4倍の方が効果的である。もちろんこれをそのまま製造するとダイサイズがエラいことになるが、3D構造でSRAMを積層できれば、ダイサイズを変えずに容量を増やすことができ、これがそのまま性能向上につながるという訳だ。

　こうした用途を狙ってか、Samsung Foundryは2020年のHotChips 32のPoster Sessionで“SAINT-S: 3D SRAM Stacking Solution based on 7nm TSV technology”という発表を行っている（図2）。もっともこちら、キャッシュの様に分散した形で実装というよりは、いわばScratchpadを3Dで積層したという感じの実装である。あくまでテストという事もあってか、容量は64Mbitチップ×4を2ch（つまりチャネル当たり2チップ）で接続する構成で、チャネル当たり帯域は24.3GB/sec、LatencyはRead 7.2ns/Write 2.6nsとかなり優秀である。ロジックの方の動作速度は760MHzで、Cycle当たり32Bytesの帯域を、Readで7.2nsでアクセスできるのは、L1には厳しくてもL2には許容範囲、L3であれば申し分ない速度（&Latency）と言える。

図2:ロジックチップは9.5mm×9.5mmで、この上に9mm×9mmのSRAMチップを載せる格好である

　残念ながらSamsungのこの3D Stackingはまだ研究レベルの話であって、少なくとも現時点でのAdvanced Package Technologyとしてラインアップはされていない。ここでも先鞭をつけたのはTSMCであった。TSMCは2019年のVLSI Symposiumで"3D Multi-chip Integration with System on Integrated Chips （SoIC）"という論文(https://ieeexplore.ieee.org/document/8776486)を発表しており、ここでTSVを使いロジックチップ同士（orロジックチップ+SRAM）を積層する技法をSoICとして発表している（図3）。肝になるのはなぞの"SoIC-Bond"というもので、μBumpよりもはるかに少ない抵抗＆寄生容量を実現でき、しかも圧倒的に高密度な接続が可能という説明である。実際にこの（a）～（e）について接続密度、速度、消費電力を比較したのがこちら（図4）。2.5DというのがCoWoSなどに代表されるSilicon Interposerの方式で、これに比べると（d）（SoIC F2B）であっても十分に高密度で、しかも消費電力が少ない事が分かる。

図3:下の図で（d）と（e）がSoIC。違いは回路層同士を向き合わせて接続（Face-to-Face）するか（e）、下側のチップが回路層から配線層をTSVで貫通させて、上側のチップの回路層に接続する（Face-to-Bottom）か（d）である。（e）の方が性能が上がるが、3つ以上のチップの積層ができない。（d）の方は、TSVで貫通させれば3つ以上のチップを積層可能である

図4:Bandwidth Densityは計算としては分かるが、あまり一般的な尺度とは言い難い気もする

　このSoICはTSMCのPackage Optionとして正式にラインアップされており、最初の顧客には台湾GUCが名乗りを上げたが、ただGUCのG-Linkは言ってみればSoICを利用したI/F IPであってチップそのものではない。どこが最初に名乗りを上げるのか、と思っていたところCOMPUTEXにおける基調講演の最後でAMDのLisa Su CEOが発表したのが、まさにこのSoICを利用したL3のStackingであった。3D V-Cache Technologyと名付けられたこの技術は、既存のZen 3コアのRyzen 9 5900Xのダイの上に64MBの追加のL3キャッシュをTSVを利用して積層するもので、これによりダイ当たりのL3の合計容量は96MBになった（図5）。これにより、ゲームのフレームレートが平均で15％向上した（図6）というのがAMDの説明である。ここで一番インパクトがあった話は、この3D V-Cacheは試作とか研究レベルのものではなく製品化に向けたもので、実際年末からこの3D V-Cache搭載製品を出荷する、と発表した事である（図7）。

図5:3D V-Cacheの模式図。プロセッサダイ中央のL3キャッシュの真上に追加のL3キャッシュダイが搭載される格好になる

図6:これはGears 5というゲームのプレイのデモ。左が従来のRyzen 9 5900X、右が今回発表のプロトタイプ。AMDによれば性能改善率は4％～25％とゲームによって差があり、平均で15％という数字が示されている

図7:左側のダイは見やすいようにコートが剥がしてあり、プロセッサダイの上に、6mm×6mmのSRAMダイが載っているのが分かる