これは実は相当にインパクトのある話である。昨今のプロセッサでIPCを10％引き上げるのは容易ではないという話はご存じの通りで、これを実現するためにプロセッサパイプラインは大規模なSuper Scalar/Out-of-Order構成となり、また巨大なSIMDエンジンを搭載するようになってきている。動作周波数も頭打ちであり、加えて巨大なSIMDエンジンを搭載するということは、それだけメモリ帯域が必要になるという意味であるが、メモリ帯域の方はそう簡単に引き上げられない。なのでキャッシュの大容量化でこれを補う方向に来ている訳だが、今度はダイサイズが巨大になるという弊害が出ており、今度はコスト（と歩留まり）が限られる、という問題になっていた。ところがAMDの方式だと、大容量キャッシュは後追いで積層する形にできるので、ダイサイズを抑える事ができる。例えば現在のRyzen 9 5900Xなどに使われているVermeerというダイの場合、8コア+32MBのL3キャッシュ合計で80平方mm強であり、このうち32MBのL3キャッシュの面積がほぼ半分の36平方mm程度となっている。もしこのL3を16MBに抑えれば、ダイサイズは62平方mm程度に減る計算だ。もちろんこのままでは性能が下がるから、性能優先のSKU向けには追加で16MB L3のダイを複数積層すればよい。1個積層すれば32MB、2つで48MB、4つで80MB構成も可能である。もちろんダイを積層すればその分コストはかかるが、これは性能差分として製品価格に乗せやすいから回収は容易だ。それでいて歩留まりはダイサイズが小さくなった分向上するし、1枚のウェハから取れるダイの数は増える。L3の分は別に製造する必要があるが、こちらも16MBなら18平方mm程度で収まるから、歩留まりは高く維持できる。製品ラインアップも増やすことができる（キャッシュダイの積層は後工程の作業になるから、前工程に手を加える事なく積層するダイの数を変えられる）事もできる。

　ロジックダイとキャッシュダイが同じ製造プロセスなので、熱膨張率が一緒であり、温度が上がっても歪が出にくい（温度膨張率が違うと、張り合わせたところから剥がれてきかねない）し、キャッシュは基本SRAMなので、動作温度範囲はロジックダイと一緒にすることができる。つまりDRAMと異なり、温度が上がるとロジックより先にメモリが不安定になったりすることはないのも積層には有利である。ロジックと同じ材料だから、キャッシュダイを通しての放熱も別に難しくない。実際AMDからは放熱の影響は軽微である、というコメントが出ている。消費電力も、なにしろSRAMだから駆動しない限り原則0（リーク電流による分は除く）であって、実際64MB分のL3キャッシュを追加してもほとんど消費電力は変わらないという話であった。難易度こそ高いが、一度実現すれば実に都合のよい技術であることが分かる。AMDによれば、この追加分のL3キャッシュのLatencyは若干多めだが、これはL3が大容量化したことでTag RAMの検索に時間を要することになる分も含まれており、逆に3D Stackingに起因するLatencyは極わずか、という話であった。帯域はAMDの実装の場合2TB/secに達するとされており、かなりの数のTSVが使われているものとみられる。

　最初にこの技術の恩恵に与るのは、恐らくサーバ向けのEPYCプロセッサで、次いでハイエンドデスクトップ向けというあたりだろう。ただ将来的には同社が開発しているGPU（Radeon RX 6000シリーズとかRadeon Instinctシリーズ）や、GPU統合CPU（Ryzen Gシリーズ）でもこれらの技術が利用されてゆくと思われる。ただTSMCは別にこれをAMD向けの独占技術としている訳ではないので、将来的にはTSMCで製造されるArmのSoCなどでも採用されてゆくだろう。先にも書いたようにSamsungも同種の技術を開発中であり、遠くない時期に同種のパッケージオプションを用意してくると思われる。

　難しいのはIntelである。Intelは現時点で同種の技術に関して公表されているものがない（水面下で開発しているだろう、とは思うが）。2021年6月29日、IntelはISC 2021に合わせてプレスリリースを出したが、この中でIntelの次世代XeonであるSapphire RapidsにはHBM2メモリが搭載されることを明らかにした。これは要するに、まだIntelにはSRAMを3D実装できる技術がないため、SRAMに比べるとLatencyははるかに増えるが、それでも通常のDDR5メモリよりは帯域が広く、かつSRAMに比べれば大容量のHBM2をDRAMの手前に置くことで、少しでもキャッシュメモリ不足を補おう、という努力の結果と考える事ができる。

　来年以降、SRAMの3D実装は大きなトレンドになっていくだろうと思われる。Intelは自社での製造を諦めればこのトレンドに乗る事は比較的容易であるが、さもなくばまたもやAMD（や、急速に性能を上げてきているArm SoC）に後れを取ることになりかねない。プロセスそのものもFinFET世代は4nm当たりで終わりで、3nm以降は別の構造になるということで現在各社が開発を急いでいるが、パッケージングにもいよいよTSVを使った真の3D実装の時代が到来した、ということでこちらの競争も激しくなっていくものと思われる。