Cadence imec

Cadenceとimecが3nmチップを開発中、18年中にも完成

imecとCadence Design Systemsが、3nmプロセスを適用したチップの開発を進めている。早ければ2018年後半にも開発が完了する見込みだとしている。

　米国の大手EDAベンダーであるCadence Design Systems（以下、Cadence）とベルギーの研究開発機関であるimecは、64ビットプロセッサ（名称は未定）向け3nmチップのテープアウトに向けて開発を進めていることを明らかにした。EUV（極端紫外線）リソグラフィと液浸リソグラフィを組み合わせ、実用段階のチップを2018年後半に完成させることを目指しているという。

これまでのところ、Cadenceとimecは、Cadenceのツールフローに変更を加えて、GDS（Graphic Data System）ファイルの作成と検証を行ってきた。両者は、以前の実験で形成した金属層のデータを基に、配線ピッチが21nm、CPP（Contacted Poly Pitch）が42nmの金属スタックを形成したという。3nmチップは、この金属スタックをベースにしている。

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　imecは、マスクとリソグラフィの開発に着手し、当面は、ダブルパターニングEUVとSAQP（自己整合四重パターニング）液浸プロセスの適用を目指すという。今後、EUVスキャナーで単一パスを使用するプロセスの最適化を徐々に進めていく考えだ。ゆくゆくは、半導体製造工場が、開発が進められている開口数が高いEUVシステムを導入して、3nmチップを製造できるようになるかもしれない。

　3nmプロセスのチップは、早ければ2023年にも生産が開始されると期待される。TSMCは2017年10月、台湾に3nmプロセスを適用する製造工場を建設する計画を発表した。建設は、2022年までに完了する予定だという。Cadenceとimecは、これまでの5nmプロセスの共同研究開発を拡張する形で、3nmプロセスの研究を2年間行ってきた。

　Cadenceの製品管理グループでディレクターを務めるRod Metcalfe氏は、具体的な情報は明らかにしなかったが、「より微細な配線の形成に対応するために、デジタル実装フローを改善した。3nmプロセスの新しい設計ルールは、確実に完成に近づいている。当社の顧客が今後数年以内に3nmチップを生産する際、EDAツールをしっかりと利用できるよう、われわれは初期段階で見通しを立てておく必要があった」と説明した。

　imecのR＆Dグループでマネジャーを務めるRyoung-han Kim氏は、3nmチップの特徴として、最初の2つの層に、従来とは異なるメタライゼーション技術と、コバルトのような金属を使用する可能性を挙げている。さらに、16nm／14nmプロセス以降で使用されているFinFETではなく、ナノワイヤーやナノシートといった新しいトランジスタ設計を適用することも考えられる。

企業戦略（エレクトロニクス）

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