PCI Express 8.0

　さてPCI Express 7.0はデータ転送速度こそ128Gbpsだが、信号速度は64GT/secである。昨今の電気信号ベースで言うと、56GT/sec程度までは普通に扱えるようになっている。これは100G Ethernetに向けてのPMAの信号が56G PAM4になっているからだ。なので（エラー訂正の問題を別にすると）32G PAM4の信号の扱いはそう難しくない。ところがその先、200G Ethernetに向けての106G PAM4に関しては結構難航している。

　理由の一つは挿入損失の急増であって、電気信号を長距離引き回すのはかなり厳しい。図7は2024年のHot ChipsにおけるBroadcomの講演資料だが、EthernetのSwitch ASICをPluggable Transceiver Moduleとつなぐ配線損失が速度を上げると急増しているのが分かる。先のPhoto02に戻ると、配線の引き回しというのは左図で言えばBaseboard routing、右表で言えばSystemの部分だが、PCI Express 7.0では-17.5dB以内に抑えないといけない。ところがBroadcomの試算では、212Gbps（106G PAM4）は合計-21dBほどになるとされる。電気信号を使うにあたり、50GT/secを超えるとこの挿入損失が相当シャレになっておらず、いよいよFR-4ではなくガラス基板でも持ち込むか？という議論が改めて起き始める始末だ。

図7：ちなみにBroadcom自身は、212Gbps世代はもう従来型の実装は無理としてCPO（Co-Package Optics）を前面に押し出している。これもまた見識ではある［クリックで拡大］ 出所：Broadcom

　そうした中で、PCI-SIGはPCI Express 8.0で256GT/secを達成する事を2025年8月4日に表明した（図8）。つまり128GT/secのPAM4信号である。実は8月4日はオンサイトのみのイベントで質疑応答が出来なかったのだが、幸いにAl Yanes氏と8月14日にオンラインで30分ほど質疑応答の時間をもらう事ができた（図9）。ここでいくつか確認できたのは

• PCI Express 8.0は純粋に信号を倍速、つまり128GT/secのPAM4にする。ものすごく敷居の高い技術目標ではあるが、仕様策定まで3年間あるから、その間の技術の進歩に期待する（またかよ）
• この目標の達成には単にチップの微細化だけでなく配線や基板の材料や製造工程、更にはコネクターなどの見直しも必要になる。特にコネクターに関してはもっと低損失なものを検討している
• 光ファイバーを使うケースも当然あるが、シャーシ内は引き続き電気信号であり、外部に引き回すところは光ファイバーになる。この光ファイバーに関しては、損失はそれほど問題にならないが、1mで大体5ナノ秒ほどの遅延が発生する。なのでLatencyを無視できるような用途であれば（途中にRetimerを挟むことで）100m位まで伸ばすことも技術的には可能だが、Latency Sensitiveな用途では数メートルが限界になるだろう

といった事柄だった。

図8：6月の発表時はPCIe 80のMax Data Rate/Encoding/Signalingは全てTBDだった 出所：PCI SIG

図9：PCI-SIGのChairman兼PresidentのAl Yanes氏。2003年からもう22年もPresidentを務めておられる

　正直言えばガラス基板でも使わない限り、PCI Express x16コネクターを利用する通常のマザーボード（Root Complexから最長30cm近くの配線が必要）でもRetimerが入る事になりかねない感じであるが、これも「PCBの材質は継続的に向上しており、しかも量産効果でコストが下がりつつある」ということで、3年後の自分に丸投げな返答が返ってきた。ここまで全部丸投げで大丈夫か？という気はするのだが、実際PCI Express 7.0はこの方式で何とかしてしまったので、今後3年PCI-SIGのメンバー企業は128GT/secの信号の取り扱いにチャレンジする事になる。

　それにしても良くここまで電気信号で来たな、というのが筆者の偽らざる正直な感想である。技術の進歩というのは恐ろしいものである。