PCI Express 7.0は2022年、PCI Express 6.0の仕様策定完了を受けて開発がスタートした。もともとPCI Express 6.0の段階で信号速度は32GT/secのPAM4になっており、このPAM4の導入にあたってFLIT（Flow Control Unit）と呼ばれる新しい再送メカニズムを実装した。なぜFLITを導入したか？というと、PCI Express 5.0の32GT/sec、NRZ（Non Return Zero）のままだとReliabilityを1FIT（1E9時間に1回）未満に抑え込むことがそれほど難しくない（送受信側双方のフィルターやイコライザだけで対応できる）範囲だったのだが、PAM4を導入した事で受信レベルが非常に厳しくなってしまったためだ。

　ただ、ここで強力なFEC（Forward Error Collection）メカニズムを導入する事は、消費電力およびLatencyの観点から適切でないと判断された。特にEthernetで利用されているRS-FEC（Reed Solomon FEC）は、514bitのデータ信号に30bitの訂正符号を追加して544bitで送り出すという仕組みだが、これは最大30Symbol（300bit）のエラー検出と15Symbol（150bit）の訂正が可能という強力なものだ。ただしこれを実装するためには、送受信の両側でDSPをフルにぶん回す必要があり、これの発熱（とDSPを実装するコスト）が馬鹿に出来ない。また、このRS-FECを実装する事でLatencyが100ナノ秒程増える。特にこのLatencyの増加が許容できない、というのがPCI-SIGの判断であった。

　そこでPCI-SIGは、まず軽めのFEC（Latencyがほとんど増えない）を掛けて転送を行う。当然これだけでは完全なエラー訂正は不可能であるが、エラー訂正頻度は減る。そこでこの軽めのFECに併用する形で、Link LayerのCRCでエラー検出を行い、Link Layerでの再送を行うのがFLITという仕組みである。そもそもPCI Expressの場合、Transaction Layerでの再送メカニズムが実装されているが、これはオーバーヘッドが大きい。そこでLink Layerにも再送メカニズムを入れて、少ないオーバーヘッドでエラー訂正を行おうというわけだ。ちなみにFLITを利用すると100ナノ秒程のLatencyが発生するのだが、「RS-FECは常時100ナノ秒のLatencyが発生するが、FLITの再送の頻度はずっと少ないからLatencyへのImpactは小さい」という事であった。

「3年後の自分に丸投げ」でもメドが立った

　さてここまでの話はPCI Express 6.0の話だった訳だが、同じ仕組みのまま信号速度を2倍にしたのがPCI Express 7.0である。「同じLight FECでカバーしきれるのか？」「FLITの頻度が増えないか？」という素朴な疑問が当然湧く訳だが、2022年のPCI Express 7.0開発が発表された際にそうした質問を投げた回答が「仕様策定は2025年を予定しているから、まだ3年もある。その間に技術の進歩で解決できる事を期待している」という「3年後の自分に丸投げ」な返事でちょっとあきれたわけだが、最終的にこれにメドが立った格好だ。ただし、やはり単純にはいかなかったようだ。

　まずKey Metricsがこちら（図1）。まずLatencyが10ナノ秒未満増えているが、これは後述する受信側のイコライザの重装備化が最大の要因ではないかと思われる。またRetimerが、従来のchannel当たり2つから最大4つまで拡張されているのが目を引く。ただやはり32GT/sec PAM4→64GT/sec PAM4ではエラーの発生頻度が増えており、それもあってPAM4を使わないPCI Express 5.0と比較すると2％未満のBandwidth Inefficiencyが発生する、としている。

図1：Power EfficiencyはPCI Express 6.0より改善すべきとしており、プロセスの微細化くらいしか策が無い。ちなみに「想定する製造プロセスは？」と確認したら「利用できる最先端プロセス」という返事であった［クリックで拡大］ 出所：PCI SIG

　配線そのものはPCI Express 6.0までと同じという事になっているが、Pad-to-Pad Lossは－36dBで、PCI Express 6.0の－32dBよりも緩和されている（図2）。これはReceiver側の補正で4dBのマージンを確保したということかと思われるが、それよりも気になるのは最下部に記された"32GHzにおいて、PCB lossを1dB/inch未満に抑えること"の方が大変そうに思われる。これを実現するには通常のFR-4だとちょっと厳しそうに思えるのだが、これについて確認したところ「配線材料も現在急速に改善されているので、3年後にはこれを満足できる材料が出てくる事に期待している」とまたもや3年後の自分に投げっぱなしであった。

図2：ちなみにRetimerはこの図では1つしか出てこないが、そもそも最大4つというのは光ファイバーを利用したケースを想定したもののようで、電気信号ベースでは1～2個で収まるというか収めないといけないものと思われる［クリックで拡大］ 出所：PCI SIG