信号関連の要求はさらに厳しく

　信号で言うと、まずRefence Clockはさらに厳しい事になっている（図3）。もっとも、既に市場にClock Jitterが60フェムト秒を切るようなPLLが存在する（例えばルネサス エレクトロニクスの水晶発振器「XK」はJitterが55フェムト秒とされる）から、実現不可能というわけではない。むしろPCI Express 6の100フェムト秒から半減して50フェムト秒にならなかっただけマシというべきか。

図3：シミュレーションでは100フェムト秒のバジェットがあるとされているが、実際は結構ギリギリな気がする［クリックで拡大］ 出所：PCI SIG

　図4は実際にチャネル上のData Eyeを比較したものである。送信側で2nd Pre-cursorを使わないとEye Heightがかなり小さくなり、またEye Widthも短縮されてしまっているので、ある程度の距離を想定する場合には2nd Pre-Cursorが事実上必須、とされている。PCB上にはんだ付けされて接続されるデバイスの接続はともかく、PCI Expressコネクター経由だともう2nd Pre-Cursorを使わないとまともに通信が出来ないと考えておいた方が良さそうだ。

図4：これは別にPCI Express 7.0だけでなく6.0も同様であるが、HeightはともかくWidthの方は7.0で半減することに注意［クリックで拡大］ 出所：PCI SIG

　さて、送信側のパラメータがこちら（図5）。もちろん信号速度が倍増しているからそれに伴いマージンが大幅に減っているのでそれに対応した回路にする必要はあるのだが、Tx Equalizationそのものは4-tapのままで済んでおり、意外に実装が楽そうに思えてしまう。

図5：BERがPCI Express 6.0以降で10E-6になっているのは、FLITを併用することが前提である［クリックで拡大］ 出所：PCI SIG

　ただそれは錯覚であり、実際には大変というのが受信側（図6）である。Rx EqualizationがPCI Express 6.0の16-tap DFEから、29-tapのFFE+1-tap DFEとほぼ倍近い規模に増えている。Photo01で示された"10ナノ秒未満のLatencyの増加"の半分以上は、このRx Equalizationに起因するものと思われる（残りはFLITの頻度増加だろう）。あと、Compliance Eye Heightが6.0の6mVから7.0で10mVになっているのは、2nd Tx Pre-Cursorの効果ではないかという気がする（要するにこれを事実上必須にしないといけないということだ）。ただHeightはともかくWidthは1.5ピコ秒ほどにまで縮小しており、これは結構しんどいように思われる。

図6：Rx Equalizationの方はあくまでもReferenceである。というのはTxの側を変にいじると互換性が無くなってしまうが、Rxの方は独自実装にしても信号がちゃんとデコード出来さえすればいいからで、なのでこのRx Equalizationの独自実装がPCI Express 7.0 IPの差別化要因になりそうな予感がする［クリックで拡大］ 出所：PCI SIG