TSMC

　TSMCは、2024年4月24日にSanta Clara Convention Centerで「2024 North America Technology Symposium」を開催し、ここで「A16」プロセスについて初公開した（図5）。同社はGAAに関しては、まず2022年にN2プロセスの詳細を初公開しており、この時の説明ではN2はN3と比べて同じ消費電力なら10～15％の動作周波数向上、同じ動作周波数なら25～30％の消費電力削減が可能、としていた。これが2023年にはN3Eとの比較で、同じく10～15％の動作周波数向上ないし25～30％の消費電力削減と、Chip Densityが15％以上向上、と説明している。要するに2022年の数字はN3Eのものだったらしい。ちなみにこの2023年の時点で、256MビットSRAMを試作した際のYieldが50％を超えるという説明があった。

図5：ちなみに2022年の段階では、N2プロセスのエリアサイズに関する言及は無かった［クリックで拡大］ 出所：TSMC

　また2023年には、N2の後継としてN2PおよびN2Xが2026年度の量産開始に向けて用意されている事が説明された。N2PはN2の改良型であるが（どの程度向上するか？に関しての説明はなかった）、最大の特徴はBSPDN（TSMCはこれを「SPR（Super Power Rail）」と称している）を組み合わせたことだ。一方HPCなどの用途に向けて、動作周波数をN2より引き上げたものがN2Xとなる。こちらも性能などは特に開示されていない。

　さて、ことし（2024年）の情報であるが、まずN2（と、恐らくN2P／N2Xにも提供されると思われる）に、「NanoFlex」が提供される。TSMCは3nm世代に「FinFlex」という、PMOSとNMOSのFinの数をPPA Target（高性能／省電力／高密度）に合わせて変更できる仕組みを導入しているが、これをGAAに持ち込んだのがNanoFlexである。ただ具体的に、何をどう変更できるのかは現時点では明らかにされていない。

　次がA16である（図7）。こちらはN2Pと比べても8～10％の動作周波数向上、あるいは15～20％の消費電力削減と、7～10％のChip Density向上が実現するとしている。投入時期は2026年後半とあるが、図5を見る限り2026年末～2027年初頭といったあたり。かつてN3Bは2022年12月31日に量産開始が発表されたが、あれの繰り返しになるのかもしれない。

図6：普通に考えればNanoSheetの数をPMOS／NMOSでそれぞれ可変できる、という風に考えられる。横軸のAreaは、Cell全体の面積だろうか？［クリックで拡大］ 出所：TSMC

図7：A16はSPRが標準となる模様［クリックで拡大］ 出所：TSMC