「今後のチップレット」は？

　さて、ここまでは既存の出荷製品の話であるが、では今後は？ というと、例えば冒頭で書いたEsperanto TechnologyのET-SoC-3は、ET-Minion2というTensor Engineを搭載したRISC-Vコアを512個と128MBのSRAM、それとUCIeなどに対応したD2D I/F「のみ」を搭載したものになる（図6）。ではシステムは？というと構成例として示されたのがこちら（図7）。PCIe 6.0/CXL 3.0はおおむね3nmあたりで十分だろうし、DRAM ControllerはDDR5ベースなら6nmでも間に合う（MRDIMMまで考慮に入れるなら5nmか4nmあたりだろうが）。Ethernetも5nm世代だろうか？　他の例はというと、富士通が現在開発を行っている「MONAKA」の概要が既に発表されているが、こちらは2nmプロセスで製造されたArmv9ベースのCore Dieの下に、5nmで製造されたSRAM Dieを3D接続で積層。そのSRAM Dieと外部入出力のI/O Die（こちらも5nm）を接続する構図である。

図6：製造は今のところRapidusの2nmということになる［クリックで拡大］

図7：少なくともEsperantoは今のところ自社でこうした周辺チップレットを提供する、とは言っていない［クリックで拡大］

ダイごとの傾向

　Chipletを想定している製品は、まだたくさんある（例えばRapidusとの協業も、最初に発表されたのはTenstorrentで、こちらもやはりChipletを前提にしている）が、おおむね最近の傾向は見えてきていると思う。要するに、以下のようなことだろう。

【Compute Die】

　昨今のトレンドではもう動作周波数も上げられないし、IPCの向上も限界がある。なので並列度を上げるしか性能改善の方法が無いし、従来型のCPUはともかくGPUやAI向けのプロセッサでは並列度を上げるのが極めて容易である。そして並列度を上げる＝演算器の数を増やす＝トランジスタの数を増やす、であり、ここは先端プロセスを利用する事で利用できるトランジスタ数が増えるメリットをそのまま享受できる。そもそも現時点でも、特にAI向けのNPUやGPUはReticle Limit（ステッパーで露光できる限界サイズ）ギリギリのダイサイズのモノが少なくない。こうしたものは先端プロセスを利用する事で、同じトランジスタならよりダイを小さくできる（が、こういう選択がされるケースはめったにない）し、同じダイサイズならより多くのトランジスタ数≒より多くの演算器を内蔵できるから、それだけ性能を上げやすくなる。

【Cache Die】

　要するにSRAMのダイであるが、こちらはCompute Dieとはちょっと話が変わってくる。ラフに言えば7nm世代くらいまではトランジスタ密度の向上に合わせて単位面積当たりの容量が増えていたが、7nmを境にその伸び率が急激に低下している。理由は簡単で、トランジスタの微細化が進んでも配線の微細化がそこまで進んでいないためだ。結果SRAM（以前は4T SRAMの実用化の議論が結構なされていたが、もう最近はあまり話題にならなくなっており、高速型で8T、高密度型で6T構成が多いように思われる）の密度はもうトランジスタの密度より配線の密度の方が支配的になってしまい、それ故プロセスの微細化に追従できなくなりつつある。

　図8で富士通のMONAKAが、Core Dieは2nmで製造されるのに対し、SRAM Dieは5nmなのはこれが理由である。同種の例は他にもあり、IntelのPonte Vecchioも上で述べたようにCompute TileはTSMC N5なのに対し、L3 CacheにあたるRAMBO CacheはIntel 10nm Enhanced SuperFin（おおむねTSMCのN7に近い配線密度）を使っている。あるいはAMDのRADEON RX 7000シリーズというGPU製品の場合、GCD（Graphic Controller Die）とMCD（Memory Controller Die）という2種類のダイを組み合わせたChiplet構成なのだが、GCDがTSMC N5を利用するのに対し、L3 CacheとGDDR6のメモリコントローラーを組み合わせたMCDはTSMC N6を利用している。今後は、このSRAMを搭載するDieとCompute Dieのプロセスの違いは更に大きくなってゆくだろう。

図8：SRAM Dieの中にMemory Controllerも入るのかと思っていたら、意外にもLLCのみであった。もっとも、Core Dieとの3D接続のために結構エリアを食われるので、SRAMコントローラーまでは入りきらなかったのかもしれない［クリックで拡大］

【I/O Die】

　ここにはMemory ControllerやPCI Express/CXL、Ethernetなどが含まれる。こちらの場合、PHYそのものはアナログ回路になる関係で、プロセスを微細化しようがしまいがあまりダイの面積が変わらない、という問題がある。なのでこれに関しては比較的古いプロセス（22nm～12nm）を使う事も多かった。「多い」ではなく「多かった」と過去形なのは、PHYそのものは22nm～12nm世代でも間に合うが、その上のMAC（つまり論理的なコントローラー）側の方は、信号の高速化に伴いより微細化が必要になってきたためだ。具体的に言えば、DDR4 SDRAMやHBM2、PCI Express 4.0、50Gbps/LaneのEthernetあたりまでで言えば16～12nmのプロセスでも間に合うが、DDR5 SDRAM、HBM3、PCI Express 5.0や100Gbps/LaneのEthernetでは7nm世代が、DDR6 SDRAM、HBM3e、PCI Express 6.0や200Gbps/LaneのEthernetなどでは5nm世代がそれぞれ必要になる。

　もちろん、例えばHBM3eのコントローラーを7nmで製造する事は可能だし、実際そういう構成のチップもあるが、その分消費電力が大きくなるという弊害もある。将来的にはPHYとMACを別々のChipletで構成されるかもしれない。特に今後In-Package Opticsが本格的に流行しはじめると、必然的にこうなる可能性が高いのだが、それまでの間はI/O DieはMACの性能に合わせて微細化されてゆく可能性が高い。図8に出てきた富士通のMONAKAが、やはりI/O Dieを5nmで製造するのは、このあたりが理由と考えられる。

【Passive Die】

　Ponte VecchioとかMeteor LakeのBase Dieにあたるもので、特に3D実装の際にDie同士の接続を行うためのものである。ただ例えばMeteor Lakeの場合、配線層を利用してキャパシターを構築、これをパスコンとして使う事で電源供給状況を改善するといった細工を施している。これは他にも例があり、Graphcoreの第3世代製品であるBow IPUは別にChipletではないのだが、プロセッサのDieの裏に同じサイズのダイを3次元で積層し、そのダイにキャパシターを構築する事で、おそよ30％の性能向上を果たしている。こちらは配線層だけだから古いプロセスでも行ける……と思いきや、ChipletではDie間配線が高密度化、高速化している事もあり、相応に先端プロセスが必要になる。昨今では16～12nm世代を利用するのが主流だが、今後は7nm世代に移行するものとみられている。