大原雄介のエレ・組み込みプレイバック

TSMC、Samsung、Intelが明らかにした次世代半導体プロセスの展望（1/3 ページ）

エレクトロニクス／組み込み業界の動向をウオッチする連載。今回はTSMC、Samsung、Intelが2023年6月に発表したファウンドリー関連の話題を紹介する。

公開 2023年07月14日 09時01分

[TechFactory]

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　2023年6月はTSMCやSamsungがTechnology Forumを開催し、またIntelも投資家向けセミナーの中で、Internal Foundry Modelのアップデートを行ったことを発表した。ということでこれらの話題をまとめてご紹介したい。

TSMC――2nmウェハが$25000

　2023年6月17日にTSMCは2023 North American Technology Symposiumを開催したが、ここで同社の2nm世代プロセスであるN2についての説明が行われた。N2は同社としては初になるGAA（Gate All-Around）プロセスで、構造的にはSamsungのMBCFETとかIntelのRibbonFETと同じように、ナノシートを積み重ねる形になる。このN2に関して今回、

同じ消費電力ならN3比で10～15％の動作周波数向上
同じ動作周波数ならN3比で25～30％の消費電力削減

が達成できる、と発表された。ちなみにトランジスタ密度に関しては今回は言及が無かったが、昨年のSymposiumでは15％以上の向上と説明している。理屈から言えばFinFETが横方向にFinを並べる形で駆動電力の増強を図るのに対し、GAAではFin（というかシート）を縦方向に積み重ねる形になる。なので、1 Fin/1シートの場合だと大差ないが、Fin/シートの数を増やすほど原理的には有利になる。ただ今やトランジスタ密度はトランジスタの面積だけで決まる訳ではなく、むしろ配線層の側がどれだけ配線間隔を詰められるかの方がむしろ支配的である。なのでもしN3と配線層が同じ構造であれば、トランジスタ密度の大規模な向上は難しい事になる。

　もっともTSMCのN3の場合、FinFlexと呼ばれる特性に応じて異なるFinの数を利用する技術が採用されている。一番省電力かつ高密度のものが2-1 Fin、一番高性能なものが3-2 Fin、その中間的なものが2-2 Finという3つが用意されているが、一番小さい2-1 Finと一番大きな3-2 Finではセルのサイズが結構異なる。N2が基本全てこの2-1 Finに準ずる大きさで実現できるとすれば、3-2 Fin相当のものであってもセルのエリアサイズが増えないから、それなりに面積が節約できる（配線長そのものが減らせる）ため、特に高性能向けのチップ（つまり3-2 Finを多用した構成）をN2で置き換える場合、トランジスタ密度を15％を超えて向上させることも可能かもしれない。TSMCはこのN2の量産を2025年に開始する、という話は以前から報じられていた通りである。Risk Productionは2024年で、新竹のFab 20で製造されるという話も既に報じられてきた。

　さてこのN2についてであるが、台湾DigiTimesは2023年6月7日にこの詳細について報じた。これによれば、N2プロセスのコストはほぼウェハ当たり$25000に達するとされる。ちなみにN7/N6がおおむね$10000、N5/N4がおおむね$16000、N3が$20000とされているので、N2比で25％の価格アップとなる。問題は、トランジスタ密度の向上（15％）よりもウェハコストの向上（25％）の方が大きい事で、つまり同じ回路規模のチップを作った場合には製造原価が1割ほど上がることになる。あとは性能改善なり消費電力削減の効果がその製造原価の向上分に見合うかどうか、という話である。DigiTimesによれば、N2はこの価格をベースに大口顧客との予備的な交渉が始まったという話であるが、こうした大口顧客に対しては割引が適用される見込みということであって、Appleを始めとするメーカーはもう少し安価に製造が可能かもしれない。とはいえ、回路規模あたりのコストが上がる事そのものに変わりはないわけで、どうN2プロセスを使うのか、センスが問われる事になるだろう。

　ちなみにTSMCは、少なくともN2プロセスに関しては従来のEUV露光機を利用して製造の予定で、High NAの導入は将来のプロセス向けとなっている。つまりトランジスタ密度の大きな向上は、N2の次世代以降になる見込みだ。

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