Faraday Technology、パッケージ設計期間を最大60％短縮：ケイデンス OrbitIO／SiP Layout

Faraday Technologyは、ケイデンス・デザイン・システムズの「OrbitIO Interconnect Designer」と「SiP Layout」を採用し、パッケージ設計時間を従来手法と比較して、最大60％短縮した。

[TechFactory]

　ケイデンス・デザイン・システムズ（以下、ケイデンス）は2016年5月4日（米国時間）、ファブレスASIC／SoCおよびIPプロバイダーであるFaraday Technologyが、ケイデンスの「OrbitIO Interconnect Designer（以下、OrbitIO）」と「SiP Layout」を使用して、パッケージ設計時間を従来の手法と比較し、最大60％短縮したことを発表した。

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　OrbitIOおよびSiP Layoutの活用により、IC／package／PCBにおける、配線設計の自動化と最適化が可能になるという。また、この機能により、Excelシートを使用する従来の手法と比較し、配線性やシグナルインテグリティ、パワーインテグリティのパフォーマンス向上を含む配線経路の最適化が可能となる。

　このマルチサブストレート配線経路設計では、設計プロセスの初期段階でさまざまなトレードオフを検討し決定することにより、複雑なサブストレート構造の最適化とコストの最小化を図り、設計全体の最適化を促進。さらに、このプロセスを実装することにより、従来多くのイタレーションによって数日から数週間を費やしていたExcelシートベースのバンプ／ボールのマッププラニングを、OrbitIOの統合マルチファブリック環境を使用してイタレーションを最小化し、数時間に短縮することに成功したという。